|  | ||||||||
|  | ||||||||
| | ||||||||
| | ||||||||
 |
 |
|
|
|
||
 |
 |
|
|||||||||||||
Logikai tervezés
Előadásvázlat
6. előadás
Architektúra-független leírás
Nincs információ az eszköz speciális tulajdonságairól
Az általános makrocella modell használható (egyszerű kombinációs vagy regiszteres kimenet)
Bemenet-kimenet típusú leírás, belső jel hivatkozások csak az általános makrocella jeleire (.clk, .oe, .fb, .pin típusú hivatkozások)
Architektúra-függő leírás
A választott eszköz makrocellájának belső jeleire is hivatkozhatunk (az előbbieken kívül, ha létezik, a .d, .t, .j, .k, .ap, .ar, .sp, .sr, .ce stb.) 535j98f
Általános értékelés
A nyelv leírási képessége jó, illeszkedik a PLD eszközök átlagos komplexitásához
A fordítóban alkalmazott algoritmusok hatékonyak, (Berkeley ESPRESSO)
A tesztvektor környezet kissé gyenge. A ciklus szervezés nehézkes, a közömbös vagy nem definiált jelekre nincs egyszerű leírás. Szimulációs eredmények megjelenítése alapvetően szöveges.
A tervezőrendszer megbízható, régi jól bevált program
Nagybonyolultságú programozható eszközök
Felhasználói igények nagyobb logikai és interfész kapacitásra
Technológiai lehetőségek integráltság növelésére
-as évek második fele
két megközelítés
programozhatóságkomplexitás komplexitás programozhatóság
PAL,PLD MEGAPAL, CPLD MPGA FPGA
CPLD-k általános felépítése
Blokkos felépítés, a blokkok kb. önálló PLD modulok
Egyszintű vagy kétszintű huzalozás, globális/lokális jelek
Többé-kevésbé lábakhoz kapcsolódó makrocellák, ezért a regiszterek száma arányos a tok lábszámával (illetve a félvezető szelet I/O blokkjainak számával)
Kedvező tulajdonságok
Tervezési módszerek, technológiák hasonlóak a normál PLD-khez, egyszerű fordítók, elhelyezők, JEDEC szabványú programozói file
Nincs bonyolult, időigényes elhelyezés-huzalozás fázis, az un,. fitterek minimális idő alatt generálják a JEDEC file-t
Nem kell bonyolult CAD rendszereket újratanulni
Nagy rendszer órajel érhető el, az időzítések determinisztikusak, a konfiguráció elhelyezés invariáns
Hátrányok
Sok esetben kevés a regiszter
Sok esetben az aritmetikai funkciók túl költségesek, sok p-termet igényelnek
A jelentősebb gyártók ill. családok:
Lattice ispLSI
Vantis (AMD MACH)
Altera MAX
Xilinx XC9500 sorozat
Lattice ispLSI in system programmable Large Scale Integrated circuit
Teljes család, különböző tulajdonságú sorozatok (sebesség 5-20ns/50-200MHz, alkatelem sűrűség makrocellák 32-320, regiszterek 32-512, I/O 36-258)
sorozat: átlagos tulajdonságok logika + I/O
sorozat: megnövelt I/O képességek, normál logika sűrűség
sorozat: nagy komplexitású eszközök (logika + I/O)
sorozat: specialitás belső memória modul
Általános felépítés
|
|
Az eszköz főbb egységei
Globális huzalozás
Mega blokkok (~2 GAL16V8
amelyek tartalmaznak
4 GLB Generic Logic Block
Output Routing Pool
16 I/O láb
2 közvetlen bemenet
Órajel elosztó és meghajtó modul
Programozó interfész
(isp vagy JTAG)
Újítások a szokásos PLD felépítéshez képest:
a makro cella és a láb lazábban rendelődik egymáshoz, nem módosítható megkötés csak a mega blokkon kívül van
egy mega blokkon belül a 16 kimenet vagy I/O láb bármelyike bármely lábhoz rendelhető
megjelenik az I/O cella, és programozható opciói (I,O,I/O, plusz bemeneti regiszter, programozható kimeneti felhúzó ellenállás)
A GLB-k felépítése
|
|
Kb. 1/2 GAL16V8 komplexitás
16+2 bemenet,
4 kimenet
regiszterek típusa konfigurálható
p-termek flexibilisen allokálhatók a megosztó hálózaton keresztül
Nagyon sok (a gyakorlatban leginkább előforduló) 4 bites logikai funkció megvalósítható a GLB-vel
P-term elosztó hálózat
|
|
Összesen 20 p term (a mega blokk 18 bemenetébõl)
Alapesetben 4 p-term kimenetenként, ha a megosztást nem használjuk
Lehetséges a programozott inverzió, XOR kapu
Bemeneti maradék p-termek társíthatók az OR kapuk bemenetén, max. 7 p-term-ig
Kimeneti "huzalozott" vagy kapcsolati lehetőség nagyobb bonyolultságú függvényekhez
Ezen keresztül megosztott p-term használat is lehetséges
Összegzés: igen hasznos kiegészítése az alapelrendezésnek, hatékony, flexibilis elem
isp soros programozás lényeges újítás a Lattice-től:
az eszközök felprogramozása nem igényel külső +5V-nal nagyobb feszültséget
ezért nem kell programozó készülék,
sőt egy speciális soros interfész egységen keresztül (isp, később JTAG) programozható,
akár a rendszeren belül is
VANTIS (AMD MACH) család Macro Array CMOS High density
Szokásos PAL/GAL blokkok, központi kapcsolómezővel összekötve
MACH1 hagyományos I/O makro cellák, lábakhoz rendelve
MACH2 hagyományos I/O makro cellák, lábakhoz rendelve + belső eltemetett cellák
MACH1 1 makrocella/láb
MACH2 2 makrocella/láb, + input regiszter
Általános felépítés (példa MACH 13
Egyszintű huzalozás, minden jel átmegy a központi kapcsolómátrixon
A PAL blokkon belül a p-term kiosztás dinamikus, az aktuális függvény igényeinek megfelelő
A p-termek csoportokba rendezettek
|
|
Fejletteb család MACH 5 family
|
|
|
|
Modulszerű, szegmentált, hierarchikus felépítés
Blokkon belül teljes közvetlen huzalozás, modulok között szegmens huzalozás
A család elemei a modulok számában különböznek csak
A blokkok lényegében korszerűsített PAL blokkok (AND mező, p-term elosztó, makro cellák, órajel vezérlés, kimeneti engedélyezés vezérlés, I/O elosztó hálózat)
Jellemzők:
megfelel a PCI busz követelményeinek (meghajtóképesség, terhelés, időzítés)
bemenetek latch-up védettek, működés közbeni kártyacsere lehetősége
több különböző komplexitású eszköz azonos tokozásban
rendszeren belüli programozhatóság a JTAG interfészen keresztül
programozható kimeneti jelváltási sebesség, FF set/reset,
szinttartó áramkörök a bemeneteken
Makro cella felépítése
|
|
P-term megosztó hálózat
|
|
|
|
|
|
Találat: 2189
